Патент на корисну модель № 150332 Поширити

Накопичуючий двійковий суматор містить (n+m)-розрядний накопичуючий суматор, n-молодших входів якого з'єднані з першими n-входами пристрою, виходи накопичуючого суматора з'єднані з відповідними входами паралельного регістра пам'яті, прямі виходи якого з'єднані з другими входами накопичуючого суматора і відповідними виходами пристрою, вхід синхронізації паралельного регістра пам'яті з'єднаний з першим входом синхронізації пристрою та С-входами всіх D-тригерів паралельного регістра пам'яті. Додатково в пристрій введені D-тригери регістра наскрізних переносів, С-входи яких додатково з'єднані з першою вхідною шиною синхронізації, R-входи додатково з'єднані між собою та R-входами тригерів паралельного регістра пам'яті і другою додатково введеною шиною пристрою. D-входи тригерів регістра наскрізних переносів молодших розрядів пристрою додатково з'єднані з інверсними виходами наскрізних переносів i-их однорозрядних двійкових суматорів. Інверсні виходи D-тригерів додатково з'єднані з прямими входами переносу (i+1)-их двійкових однорозрядних суматорів. Наймолодший та старші m-розряди накопичуючого суматора пристрою додатково містять неповні однорозрядні i-ті суматори, прямі виходи яких додатково з'єднані з D-входами тригерів (і+1)-их розрядів регістра наскрізних переносів пристрою.

A storage binary adder contains a (n + m)-bit cumulative adder, the n-lower inputs of which are connected to the first n-inputs of the device, the outputs of the cumulative adder are connected to the corresponding inputs of a parallel memory register which direct outputs are connected to the second inputs of the storage adder and the corresponding outputs of the device, the synchronization input of the parallel memory register is connected to the first input of the device synchronization and the C-inputs of all D-triggers of the parallel memory register. Additionally, the D-triggers of a ripple carry register are introduced into the device, the C-inputs of which are additionally connected to the first input synchronization bus, the R-inputs are additionally connected to each other and the R-inputs of triggers of the parallel memory register and the second additionally entered bus. The D-inputs of the triggers of the throughput transfer register of the lower bits of the device are additionally connected to the inverse ripple-carry outputs of the i-th 1-bit binary adders. The inverse outputs of the D-triggers are additionally connected to the direct transfer inputs of the (i + 1) binary 1-bit adders. The youngest m-bit and oldest m-bits of the storage adder of the device additionally comprisw incomplete 1-bit i-th adders, the direct outputs of which are additionally connected to the D-inputs of the triggers (i + 1) bits of the ripple carry register of the device.